AI 基础设施建设常被聚焦于芯片与算力，但在底层，一系列供应链瓶颈正悄悄影响部署节奏与成本。上周我们探讨了玻璃基板，指出翘曲仍是面板级封装规模化的主要障碍。本周我们深入剖析：翘曲的真正成因，以及哪些新材料正在解决这一问题。
一、从圆形到方形：面板级封装（PLP）崛起
AI 模型参数量呈指数级增长，算力需求持续攀升。半导体制程逼近物理极限后，行业转向在单一中介层上多芯粒堆叠集成以提升性能，封装尺寸持续扩大。台积电预计 2027 年 CoWoS‑L 封装可达9.5 倍掩模版尺寸，英特尔 2028 年 EMIB 封装目标12 倍掩模版尺寸。
封装尺寸不断扩大带来两大难题：
方形芯片在圆形晶圆边缘利用率低，大尺寸封装面积效率差；
翘曲问题愈发严重，基板变形导致接触不良。
面板级封装（PLP）将圆形晶圆改为方形 / 矩形面板，芯片边缘可与面板边缘完美对齐，大幅提升面积利用率。
成熟制程（射频芯片、PMIC，RDL 线宽 / 间距约 10–20 μm）已量产；
高端 AI 芯片用先进 PLP（RDL 约 1–10 μm）尚未量产，行业正从材料与设备两端攻克翘曲。
图 面板级封装主要厂商概况
二、翘曲成因与解决思路
翘曲的核心原因：不同材料之间热膨胀系数（CTE）不匹配，在温度变化中产生应力差导致弯曲。翘曲程度以变形面最高点与最低点的垂直距离衡量。
翘曲随以下因素非线性加剧：
面板面积更大
材料种类更多
材料间 CTE 差异更大
厚度更薄
重布线层（RDL）层数更多
无论变形呈凹形（笑脸）还是凸形（哭脸），都会导致芯粒与面板接触不良。
的两种工艺与翘曲差异
先芯片（Chip First）
正面朝上：芯片贴于玻璃载体→封装→研磨露出芯片→制作 RDL
正面朝下：封装后立即去除玻璃载体，在下方制作 RDL
特点：热应力累积大，翘曲更严重
后芯片（Chip Last）
先在玻璃载体做 RDL→再贴芯片→封装
特点：封装在 RDL 之后，热应力更小，翘曲更可控；可先筛好芯（KGD）再贴装，良率更高。高端 AI 封装主流采用此路线（如台积电 CoWoS）。
三、翘曲控制的关键材料方案
1. 低温固化型光敏聚酰亚胺
传统 PSPI 需 300–350℃固化；低温 PSPI 在250℃以下固化，大幅减少热应力累积。
需同时满足：低 CTE、低介电常数（Dk）、高刚性，研发难度极高。
目前主要供应商：日本东丽、富士胶片；中国台湾厂商正追赶，但低 CTE 与高强度仍难兼顾。
2. 平衡膜（Balance Film）
在基底膜上涂布特殊胶材，层压后产生反向补偿应力，抵消制程热应力。
不改动核心封装材料即可抑制翘曲。
当前高端平衡膜仅 AMC 独家供应。
后芯片（Chip Last）工艺中平衡膜使用流程
玻璃载体 + 激光剥离层→层压第一层平衡膜做预翘曲补偿
制作第一层 RDL→层压第二层平衡膜
制作第二层 RDL→贴芯片→封装
封装前再贴平衡膜，防止去玻璃载体时剧烈翘曲
植球、切割后去除平衡膜，释放应力
完整流程至少需要两层平衡膜，RDL 层数增加则需更多平衡膜。
四、设备端解决方案
热压 + 真空吸附：表面抑制变形，但存在残余应力回弹风险；
选择性激光改性：改变材料局部分子结构释放应力，仍处于研发阶段。
总结
随着面板级封装（PLP）向高端 AI 芯片规模化推进，翘曲控制已成为决定性技术挑战。低温固化 PSPI 与平衡膜是当前最关键的材料解决方案，供应商格局高度集中。
