（来源：智能纪元AGI）
5月25日上午，华为发表了全新的“韬（τ）定律”，以取代摩尔定律，引发广泛关注。
华为公司董事、半导体业务部总裁、“芯片女王”何庭波，在上海的学术活动上表示，过去六年，华为靠这个思路量产了381款芯片。今年秋天，新款麒麟2026手机芯片会上逻辑折叠技术。
“未来十年，我们会持续走向全面折叠，甚至走向更多层的折叠，持续优化从器件、电路，到芯片和系统的全栈性能。”何庭波强调，到2031年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。
几乎同时，华为团队在中国科学院科技论文预发布平台上发布了一篇署名为何庭波的论文，详细介绍了这些新技术和进展。
所谓“韬定律”，就是以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。
这将构建贯穿器件、电路、芯片到系统层面的多层级协同优化体系。
何庭波在论文中表示，将于今年秋季面世的麒麟手机芯片率先采用了逻辑折叠（LogicFolding）技术，性能大幅提升。
其中，华为麒麟2026年芯片相比传统2D，晶体管密度提升53.5%，P核能效提升41%、峰值频率提升12.7%；后续频率和晶体管密度稳步提升，2031年性能还会升级。
以Atlas950为基准，到2030年，华为芯片算力集群SuperPOD性能五年提升高达125倍，达Z Flops级别。
那么，下面我们就围绕这个论文细节，深度解析华为为何要提出“韬定律”，以及背后潜在的新技术能力。
我们熟悉的摩尔时代，已经结束了
从1965年开始，半导体行业有了一套大家都默认遵守的规则。
“摩尔定律”主导着整个行业的迭代节奏：
每18个月左右，晶体管尺寸缩小、运行频率变高、单颗晶体管成本降低。
十年后，登纳德缩放定律（Dennard scaling）补充上来，通过等比例缩小尺寸和电压，保证芯片电场稳定、性能稳步提升。
靠着摩尔定律和登纳德缩放定律的双重支撑，近五十年里芯片的能效和性价比实现了指数级增长，才有了今天的智能设备和数字产业。
当然，摩尔定律不只是一个技术观察，更像是整个行业的契约。
手机、电脑、服务器、互联网的发展，都建立在这份契约之上。
但到了今天，这套规则已经基本走到头了，尤其是7nm制程之后，靠缩小尺寸换性能的路子越来越走不通。
具体来说，首先，2005年前后，登纳德缩放定律先失效了。
电压没法再跟着尺寸同步缩小，芯片不能全核满载运行，单纯靠制程缩小的能效红利消失。
7nm之后，摩尔定律也放缓了。
FinFET、GAA等新型晶体管结构能续一段路，但尺寸缩小带来的收益已经很小。
原因非常清楚：
晶体管速度饱和，内部互连的寄生电阻和电容成为延迟主力，加上EUV光刻、复杂设计规则带来的成本暴涨，如今2纳米顶尖芯片的单次设计成本已经突破10亿美元。
此外，产业经济逻辑也跟着变了。
过去五十年，行业坚信“新一代制程，更低成本、更多晶体管”，现在先进节点晶体管成本停滞，顶尖节点成本还在持续上涨。
还有一个更现实的限制：无法获取最先进的极紫外光的EUV光刻设备。
光刻工艺逼近物理极限，设备折旧和工艺成本占了晶圆生产成本的大头，晶体管成本曲线走平，顶尖节点甚至出现成本逆势上涨。
对于很多拿不到最先进光刻设备的企业来说，这种技术瓶颈来得更早、冲击也更大。
如今，行业开始转向全新的芯片架构、3D封装、Chiplet（芯粒）等技术，以继续提升晶体管密度与芯片性能。
在此过程中，黄仁勋曾提出“黄氏定律”（Huang's Law）广为流传：AI芯片的算力性能每十年提升1000倍，其增速远超传统摩尔定律。
六年前，华为则意识到，靠等下一代制程解决所有问题的时代已经结束了。
以前所有人都在卷"晶体管还能做多小"，但现在核心问题是：该优化什么、朝着什么方向迭代？
过去六年，华为半导体团队扎根移动SoC、AI加速器、芯片架构、先进封装等量产场景。
他们给出的方向是：行业的突破口不在更新的制程或晶体管结构，而是换掉整个行业的核心优化目标。
“韬定律”最大的价值，是打通了全行业的技术语言。
过去工艺、电路、架构、系统工程师各优化各的，指标各不相关。
但现在所有人都围绕同一个参数τ优化，频率、延迟、带宽、吞吐量所有指标，最终都归集到τ，实现芯片全栈真正的协同优化。
一句话，芯片行业需要面对一个根本性的转变：放弃空间维度的内卷，转向时间优化。
真正的核心不是尺寸，
而是时间缩微的“韬定律”
「韬定律」里的「韬」不像摩尔定律那样代表某个人的名字，而是集成电路设计中的时间常数 τ（希腊字母 tau）。
τ 的概念很简单，它代表电路中信号电压发生转变（充电或放电）的快慢程度。基本公式 τ = 电阻R × 电容C。
虽然芯片二进制信号 0 和 1 看起来是「非此即彼」的瞬间切换，但现实中并非如此。
由于芯片和导线内部存在电阻和电容，表示 0 和 1 的电信号需要充电到一定程度才算「1」，几乎放完电才算「0」。从空到满、从满到空之间有一个短暂的切换时间，这个时间就是 τ。
τ 可以理解和 GHz 类似的「频率参数」——τ 值越低，芯片区分 0 和 1 的速度越快，晶体管开关切换频率越高，芯片每秒执行指令的速度自然也越高。
很多人误以为摩尔定律的本质是“尺寸变小”。
但其实不是。
用户能感知到的所有性能提升，本质都是时间的缩短：晶体管变小，是因为开关速度更快；布线更密，是因为信号传输距离更短；集成度更高，是因为数据传输的边界更少。
从器件皮秒级、芯片纳秒级、系统微秒级，再到业务秒级，每一代技术的进步都在压缩时间。
尺寸缩小是手段，不是目的。
新的行业法则就清晰了：时间才是半导体行业真正的核心度量单位。"韬定律"以时间缩微，替代几何缩微。
何庭波指出，可以在晶体管、电路、芯片、系统每一层级定义一个特征时间常数 τ，把“全域降低 τ”作为统一的优化目标。传统的尺寸缩放只是降低 τ 的一种方式，不再是唯一路径。
这就是华为提出的"韬定律"，接替传统摩尔定律的下一代行业底层规则。
这是一套分层体系，覆盖晶体管、电路、芯片、系统四大层级。每一层的延迟包含底层硬件的固有延迟和本层的通信、调度开销。时间跨度达十二个数量级，空间从纳米级晶体管延伸到千米级数据中心。
不同层级有对应的降 τ 优化方式：
1. 晶体管层：优化开关延迟。除了传统的工艺、架构优化，当下关键是降低局部互连的寄生参数——如今这类寄生延迟已经远超晶体管本身的开关延迟。
2. 电路层：优化信号传输延迟。通过低阻导线、低介电材料和三维垂直集成，缩短布线长度，减少信号损耗。
3. 芯片层：优化计算和内存访问延迟。靠架构设计、流水线优化、内存层级调整、片上互连升级，压缩数据读写和计算耗时。
4. 系统层：优化端到端通信和同步延迟。通过优化互联拓扑、通信协议、组网架构，降低多设备、多节点协同的时间开销。
而“韬定律”不是纸上谈兵，而是经过量产数据验证。
华为总结出的代际增长规律在不同场景增速不同：功耗受限的手机设备每年性能提升 1.3 倍；高可靠自动驾驶系统每年提升 1.5 倍；AI 算力场景因为吞吐量直接对应经济价值，年化提升可达 10 倍。
最先落地验证的是手机 SoC 场景。华为的方案是逻辑折叠（LogicFolding）技术。
逻辑折叠放弃了传统芯片二维平面布局，把数字、模拟、存储电路拆分，垂直堆叠成多层有源结构，通过三维重构优化路径、压缩延迟，在固定制程下实现性能、功耗、密度的全面升级。
传统芯片的门电路、触发器平铺在单层晶圆上，信号走线越长，寄生电阻电容越大，关键路径延迟越高，性能上限被限制住。
逻辑折叠把关键路径的电路拆分到两层甚至更多垂直堆叠层，通过超细间距混合键合连通，相当于把平面芯片"立起来"，让超长走线直接缩短。
为了最大化折叠收益，华为把混合键合间距、套刻精度、TSV 尺寸和良率做到量产级别，实现了商用落地。
在麒麟 2026 芯片上，逻辑折叠技术交出了量产数据，所有提升均未升级新制程，纯靠架构和拓扑优化实现：
1. 晶体管密度从 155MTr/mm² 跃升至 238MTr/mm²，单次迭代提升 55%，以往需要三年制程迭代才能达成的效果，一次折叠实现；
2. 性能核心能效提升 41%，最高主频提升近 13%，同等功耗下性能大幅跃升；
3. 片上高速数据通路面积缩减 55%，供电稳定性显著提升；
4. 搭配时钟偏移优化方案，整机 SoC 性能再额外提升 5% 以上；
5. SRAM 存储模块主频提升 40% 以上，每比特能耗大幅降低；
6. 核心计算单元时钟缓冲器数量减半、时钟偏移减少 25%、布线总长度缩短 30%。
麒麟 2026 搭载的逻辑折叠还只是保守版本，仅针对关键路径局部折叠，键合间距、堆叠层数都还有冗余。
未来十年，随着低温混合键合、TSV 工艺优化成熟，逻辑折叠会从局部折叠升级为多层全堆叠架构。
预计到 2035 年，晶体管密度将突破 400 MTr/mm²，麒麟芯片 CPU 主频有望稳定突破 4GHz，形成可持续、低成本的长期迭代路线。
其次是 AI 数据中心。
大型算力集群中，80% 以上的能耗浪费在数据传输上，70% 以上的成本花在数据存储。
但华为认为，AI 算力的瓶颈早就不是计算速度，而是数据流转的时间开销。优化芯片间、机架间、封装内的数据传输延迟，比单纯提升计算速度更重要。
华为通过三套协同技术在 AI 系统层面落地的“韬定律”：
统一总线架构、近封装 Hi-ONE 光互连、三维折叠封装。
统一总线架构把多机集群变成"单颗芯片"，用一套统一内存语义协议替代所有复杂协议栈，全程无转换、无多余开销，通过硬件一致性替代软件消息调度。远程访问延迟从几十微秒骤降至 100 纳秒左右，系统通信 τ 降低 500 倍，让成百上千颗芯片组成的大型集群运行起来像一颗完整的超大芯片。
华为自研了近封装光互连引擎 Hi-ONE，单模块带宽 8 Tb/s，匹配统一总线的带宽需求。信号传输距离从 100 厘米缩短至 5 厘米，通信距离从 1 米拓展到 100 米，解决了高密度算力集群的布线、散热、体积难题。
3D 折叠技术把内存、光 I/O、供电模块从芯片边缘转移到垂直堆叠的整个表面，带宽、供电、互连能力也能实现几何倍级增长，和计算性能同步迭代，打破 2.5D 封装的限制。
按照既定路线，2030 年前后昇腾系列 AI 芯片将全面落地 3D 堆叠和逻辑折叠技术，到 2035 年，AI 硬件整体集成度将实现百倍以上增长，性能提升不再依赖单一制程突破，而是全栈 τ 优化的结果。
而当下，AI 工作负载的核心痛点不是计算能力不足，而是数据读写、传输速度跟不上计算节奏。HBM 高带宽内存、3D 堆叠、混合键合等技术的普及，让逻辑计算和内存存储需要重新深度绑定。
这也意味着，行业话语权正在重构：
过去靠先进制程主导产业的格局被打破，封装、内存、架构设计的地位提升，甚至超越了单纯的逻辑制程。
未来，能实现逻辑与内存深度融合、打通产业生态的企业，才能掌握行业核心竞争力。
总结：六年实战、未来十年的技术挑战与机遇
根据论文，在我看来，“韬定律”是一套完整的新范式，但目前仍有诸多待突破的难题，需要全行业协同攻关。
1、EDA 工具链滞后：
现有工具为二维平面芯片、独立的面积/功耗/时序指标设计，无法适配三维堆叠、全栈 τ 优化的需求。行业需要一套原生支持 3D 设计、以 τ 为核心优化目标的全新工具链。
2. 晶圆间工艺偏差：
逻辑折叠需要不同批次、不同节点的晶圆键合，晶圆间的参数偏差会影响时钟和稳定性，需要自适应补偿、智能冗余等技术持续优化。
3. 垂直互连开销管控：
混合键合、TSV 结构会带来寄生开销，需要精准的量化模型，确保折叠带来的收益大于开销。
4. 能耗与性能平衡：
新的缩放定律追求速度提升，但高速迭代不能无限制增加功耗，需要结合背面供电、存内计算、动态调压等技术，实现速度与能耗的双向优化。
5. 全新基准测试体系缺失：
传统跑分工具无法衡量全栈 τ 的优化收益，行业需要一套聚焦各层级延迟的全新评测标准。
目前，从2020年-2026年，这六年，华为通过 381 款量产芯片，在移动、AI、汽车、工业全场景验证了“韬定律”的可行性。
在固定制程下，靠三维折叠、架构重构、系统优化，华为实现了芯片密度、能效、算力的持续迭代，证明了不依赖先进光刻，半导体依旧能高速进化。
展望未来，产业路线已经清晰：
2029 年前后手机 CPU 主频将突破 4GHz，麒麟 SoC 整机能效三年翻倍；
2035 年 AI 硬件集成度实现百倍跃升。
比产品迭代更重要的是方法论的革新。
未来，半导体行业竞争不再是比拼谁的制程更先进，而是比拼谁的全栈时间优化能力更强。
属于“摩尔定律”的时代已经落幕，以时间优化为核心的“韬定律”时代正式开启。
这不是单一企业的技术突破，而是整个行业的新发展方向，也需要全产业链协同共建，一起解决工具、标准、工艺、生态的各类问题。
未来十年，计算行业的格局将由华为这类头部玩家定义。
