文｜徐涛 王子源
我们预计，至少以下三方面的技术趋势将推动刻蚀设备的用量和重要性提升：（1）光刻多重图案化路线的采用，（2）三维堆叠存储和近存计算需求，（3）底层晶体管结构升级。长期看，半导体设备国产化方向明确，短期来看，下游扩产有望驱动行业进入新一轮增长期。建议关注国内刻蚀设备厂商以及相关配套设备、零部件企业机会。
▍在多重图案化、更高层数3D 堆叠（如3D NAND、3D DRAM）、GAA晶体管结构升级等产业趋势下，刻蚀设备的用量和重要性有望显著提升。
根据Wccftech报道，一位英特尔高管表示，未来晶体管设计（如GAAFET和CFET）可能降低芯片制造对先进光刻设备（尤其是EUV光刻机）的依赖，而刻蚀技术将取代光刻成芯片制造核心。我们认为，随着当前半导体的器件设计和整体设计均在走向立体结构化，这种变化正在发生。
▍多重图案化：当前EUV光刻技术路线受限，DUV多重图案化成为国产突围关键，带动刻蚀设备用量成倍提升。
7nm节点有两类光刻路线，即EUV单次光刻和DUV多重图案化。根据Semi wiki的数据，采用DUV多重图案化的方式，可以继续迭代至3nm。当前中国大陆EUV设备进口受到限制，而DUV多重图案化路线成为关键。原本EUV方案下需要1次先进光刻+1次刻蚀才能完成的精细图案，在自对准四重图案化（SAQP）方案中则需要4次刻蚀和2次光刻来完成，这直接导致了DUV方案下刻蚀设备在生产线上的使用步骤增加至EUV方案的4倍，在假定每步工序工时不变的情况下，刻蚀设备用量也提升至4倍。
▍3D堆叠需求：存储层数提升扩大刻蚀用量，近存计算增加TSV刻蚀需求。
3D NAND为了提升存储密度，不再追求平面上的线宽缩小，而是将存储单元垂直堆叠。目前主流产品已超过200层，未来将向1000层迈进。DRAM未来也有类似的3D堆叠层数的技术路线图。这使得对刻蚀设备的需求量和性能要求呈指数级增长。在从32层提高到128层的过程中，刻蚀设备用量增量最为明显，用量占比从35%提升至48%。随层数增加，还需要更高深宽比的刻蚀设备。当前主流的232层3D NAND大多采用60:1深宽比刻蚀设备，后续90:1刻蚀技术有望用于3XX层及更高层数的3D NAND量产。此外，在封装层面，需要在z轴方向进行3D拓展的场景大多需要采用TSV（硅通孔）工艺。AI训练和推理对存储带宽需求显著提升，由此衍生出HBM+CoWoS、CUBE等近存计算方案，需要将存储与存储，或者存储与计算在纵向（z轴）进行3D连接，或者横向（x轴和y轴）进行2.5D连接。TSV工艺中刻蚀和填充设备占比接近70%，将进一步增加刻蚀设备需求。
▍GAA晶体管：先进制程GAA晶体管导入，带动刻蚀设备占比提升，新增原子层刻蚀设备需求。
GAAFET是接替FinFET的下一代晶体管技术，台积电2025年在2nm导入该技术，我们认为未来国内也将在此方向迭代跟进。GAA相比于FinFET的刻蚀工艺用量将显著增加，FinFET有5道步骤涉及刻蚀工艺，而GAA晶体管有9道步骤涉及刻蚀工艺，增量步骤主要来自纳米线结构的形成。根据IMM信息的数据，刻蚀设备在先进制程中的用量占比将从传统FinFET时代的20%上升至GAA架构下的35%，单台设备价值量同比增长12%。此外，GAA晶体管还新增了高选择性的SiGe各向同性刻蚀需求，目前主流方法采用ALE（原子层刻蚀）的方式完成，国内厂商已经进行相关研发布局，有望应用于3nm及以下的GAA结构、纳米片结构等高精度逻辑芯片的刻蚀。
▍风险因素：
全球宏观经济低迷风险；下游需求不及预期；国际产业环境变化和贸易摩擦加剧风险；设备和原材料供应的风险；国产化推进不及预期；汇率大幅波动等。
▍投资策略：
长期看，半导体设备国产化方向明确：一方面，国内晶圆厂在全球市占率从目前的约10%（Trendforce数据）若提升到自给自足情形下30%（中国半导体市场约占全球30%，SEMI数据），有3倍扩产空间；另一方面，设备国产化率从当前约20%（我们根据中国招标网数据测算）若提升至未来60%～100%（分别考虑替代美国设备对应的约40%份额，以及全国产化情形），有3～5倍空间，发展趋势明确。短期来看， 2025年国内半导体晶圆厂投资表现相对平淡，但随着国内头部存储厂商新一期项目有望启动，且先进逻辑厂商加大扩产力度，半导体设备有望进入新一轮快速增长期。我们认为，在光刻多重图案化、三维堆叠、晶体管结构升级的产业趋势下，刻蚀设备的用量和重要性有望显著提升。从投资角度，建议重点关注半导体刻蚀设备以及相关的配套设备及零部件环节。
本文节选自中信证券研究部已于2025年9月19日发布的《电子行业半导体晶圆制造行业系列专题之（二）—工艺分析：刻蚀设备重要性提升的三重逻辑》报告，具体分析内容（包括相关风险提示等）请详见报告。若因对报告的摘编而产生歧义，应以报告发布当日的完整内容为准。
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