Q：英伟达A100、H100非常火爆，台积电出现产能瓶颈，和联电开始有联系，可以稍微展开一下吗？
A：预计下半年联电出货给NVIDIA 3000片/月产能，明年扩展到5000片/月。
Q：英伟达有签约说使用联电提供的产能的多少比例吗？细节可以展开吗？
A：联电和台积电角色类似，只做前段。后段wafer on substrate给封装厂做。联电一直和台企封装厂一直合作研究封装，之前就做好了，但是没有客户，这次NVIDIA给了联电很好的机遇。
出货的3000片/月对联电的应收贡献非常小，不到1%，因为平时就能有10万片，但是重要的是打入了NVIDIA的供应链。产能是这样的原因是因为DeepRIE的蚀刻很慢。
Q：DeepRIE是什么没太听懂？设备厂商是谁？细节可以展开吗？
A：细穿孔的技术对应DeepRIE（深度反应离子刻蚀），这种技术在晶圆厂的制作中不会用到这种设备。细穿孔3000片/月，就是100片/天， 4个rot，一个rot 25片/天。
Q：这个涉及多少台设备？
A：一天标准uptime 20h，每片制造需要37min，一个rot 4-5h。目前只有1台DeepRIE，最大产能就是3000片/月，如果要扩产就要新买设备。
Q：这个设备是哪个品牌做的？
A：Keyes。
Q：这个lead time大概是多长？
A：超过半年。
Q：那已经下单了吗？
A：对的。
Q：看产能的话是直接和您说的DeepRIE成比例的对吗？
A：对的。
Q：计算方法，37min/片 interposer，算下来好像做不到100/片，是怎么计算的？
A：单机有好几个腔同时做。
Q：这个机器是哪个型号？想看下具体参数。
A：晚一点告诉你。
Q：Chip Wafer生产流程涉及哪几个步骤？
A：第一个阶段是Chip on wafer，然后再放到chip on substrate。前段就是在晶圆厂做，目前是用65nm的技术做气枪口的蚀刻。一开始是在细晶原上，然后蚀刻，然后在弄出细枪口对应的位置，然后在进入DeepRIE进行Boph制程。深度 700 micrometer是很厚的，700多迈。是晶圆蚀刻的10000倍，所以要30几分钟。我们吃大概200多Mi的深度就停了，停了以后就把sheet做绝缘化处理，意思就是进去高温炉管做氧化绝缘，绝缘后然后再填金属铜进去。目前是填电镀金属铜。凿1/3代表没凿通，接下来交给封装厂，磨掉剩下的厚度，让细穿孔的底部打通，这样就能形成细穿孔的导电层。
然后形成上下导通后，就会把生产切割好的晶圆die用热压结合的方式把wafer固定在细穿孔的上方。后续再进行IBL层，这样就完成了wafer on substrate。
Q：之前台积电Cowos-S， Cowos-R和Cowos-L是 我们是RDL的interposer吗？S对应的是C的interposer，另外两个是RDL的interposer，我们对应的是哪个？
A：这个名词是自创的，没有统一名词，我们用的是RBLO，对应的不清楚。
Q：我们做TSV和RDL的interposer？
A：对。RDL可能是在封装厂做，也有可能在晶圆厂做。但在晶圆厂做RDL成本很高，因为晶圆厂材料只有wafer，所以RDL用chip on wafer做的话成本很高。封装厂可以用PCB、ABF树脂板做（3/4层）。ABF一张单位很大，所以成本很便宜，如果用chip on wafer，它大小就是直径30公分，单位成本降不下来。所以RDL那一层我们不做。
Q：我们做的interposer只做上面，和substrate连接的部分没做？
A：对的。只做chip on wafer这部分。
Q：interposer面积是多大？和台积电一样吗，还是有自己的定义？
A：根据和IC chip的脚位来设计的。基本都是一样的。
Q：我们只做A100，有H100吗？
A：没有做H100，还没有能力做。
Q：没有能力是pitch太小吗？
A：对的。
Q：那说的3000片，5000片也是都是A100对吗？
A：对的。A100数量比H100多很多（价格差太多倍了）。
Q：我们交货是交给哪个封装厂？
A：日月光。
Q：全部都给日月光做on substrate吗？
A：对的，因为我们现在就3000片，日月光产能大很多。
Q：现在产能建设是怎样的？3000片现在已经ok了吗，这3000片会用满吗？
A：3000片是目前的上限。因为上限20h后每天需要4h去清洗机器以及检查。
Q：一个interposer能切多少个A100？
A：大小和一片12寸wafer切的差不多，只是interposer是要把pitch放大，所以数量大概会比一片在wafer上的排版少，放大1-2倍的话，数量大概是原来在wafer上的7成。
Q：但是不是还会放HBM吗，东西不是放的也多了吗？
A：在生产wafer的时候排版排的密密麻麻的，每个旁边就是切割道，扣除掉CPM其他都很满。Pitch要放大，间距要放大，所以切出来的IC数量要变少
Q：大概切出来是多少个？A100 大小845 mm2。
A：12寸wafer上可以切35个A100。比35个少。
Q：良率是多少？（因为要乘良率和利用率）
A：这个步骤肯定是100%。
Q：明年说5000片/月，有这么多A100的需求吗？
A：有的，A100的需求暴增。光训练服务器明年会增加到50万台。每一台都需要好多芯片，就按100来算都有很多。
Q：50万台是英伟达沟通过的数字还是自己咨询看的？
A：英伟达不会说的，咨询机构告诉的。
Q：RDL的interposer，硅的interposer制程比RDL更高端，您能细讲一下吗？
A：晶圆厂端做RDL只能用chip on wafer，就是硅片，优势在于精度高，线程小。RDL的优势在于能做很多层。封装厂不是用chip on wafer，而是用树脂。但是因为精度没办法像硅片这么高，所以只能最多4层。各有优劣，看设计上怎么设计。
Q：高端芯片更在乎精度还是面积？
A：会和应用有关。比如辉达的高速运转CPU强调轴线要短，速度要快，那就是用硅。但是5G芯片（通信）肯定使用树脂，因为是绝缘体不会产生一些不良的干扰。
Q：5k/月是专门针对NVIDIA的是吗？
A：基本是的。因为这是NVIDIA第一次和我们合作，所以我们肯定要准备好产能。
Q：目前这条线NVIDIA是唯一客户是吗？
A：基本是的。但是就像刚刚说的，TSV的interposer我们早就开始研究了，已经备好了。
Q：要使用HBM的情况一定要用Cowos-S还是Cowos-R，Cowos-L都可以？
A：HBM这个主要是温度比较高。树脂载板没办法承受这样的高温，热胀缩影响比较大，但chip on wafer耐受温度高，能到400度。
Q：台积电的65nm有说产能没有满，所以比较好奇为什么会释放产能？
A：65nm和TSV的制程关系不大，关键实际是DeepRIE。因为，A100用的芯片所要的PHV是65nm的曝光线宽。但是问题在于台积电没有DeepRIE设备不够，这个产能就消化不掉。65nm是防光蚀刻的技术，TSV是DeepRIE蚀刻的技术，这两个是分开的。今年DeepRIE不是生产必要的设备，它针对TSV，而大部分晶圆厂是不会拿DeepRIE的，所以台积电的产能也不够。
